A Traceable Design Flow for Synchronous FPGA Architectures From State Machine Specification to Hardware Validation on the Alhambra II Platform
DOI:
https://doi.org/10.61467/2007.1558.2027.v18i1.1508Keywords:
Finite state machine, Karnaugh map minimization, Open-source hardware, Reconfigurable logic device, Modular digital architecture, BCD counter, IceStudio, Embedded sequential systems, Boolean equation synthesis, Máquina de estados finitos, minimización mediante mapas de Karnaugh, hardware de código abierto, dispositivo lógico reconfigurable, arquitectura digital modularAbstract
This paper presents a structured, reproducible methodology for the design and FPGA-based implementation of a synchronous digital clock on the open-source Alhambra II platform using IceStudio as the development environment. The proposed approach systematically integrates finite state machine specification, state transition and excitation table construction for T flip-flops, Karnaugh map minimisation, and Boolean equation synthesis, establishing a direct, traceable path from functional specification to physical hardware. The resulting modular architecture comprises a frequency divider, synchronous BCD counters for seconds, minutes, and hours, hierarchical carry propagation logic, and a display subsystem interfaced through 74LS48 decoders and six seven-segment displays. Experimental validation on the Alhambra II confirms full functional correctness and demonstrates the consistency between the formal logical model and the synthesised hardware. The primary contribution is a validated, complete design flow (from FSM specification to FPGA implementation) applicable as a scalable pedagogical and technical framework for embedded sequential digital systems based on open-source programmable logic devices.
Spanish-language metadata / Metadatos en español
Título en español:
Flujo de diseño trazable para arquitecturas FPGA síncronas: desde la especificación de la máquina de estados hasta la validación del hardware en la plataforma Alhambra II
Resumen:
Este artículo presenta una metodología estructurada y reproducible para el diseño y la implementación basada en FPGA de un reloj digital síncrono en la plataforma de código abierto Alhambra II, utilizando IceStudio como entorno de desarrollo. El enfoque propuesto integra sistemáticamente la especificación de máquinas de estados finitos, la construcción de tablas de transición de estados y de excitación para biestables T, la minimización mediante mapas de Karnaugh y la síntesis de ecuaciones booleanas, estableciendo una ruta directa y trazable desde la especificación funcional hasta el hardware físico.
La arquitectura modular resultante comprende un divisor de frecuencia, contadores BCD síncronos para segundos, minutos y horas, lógica jerárquica de propagación de acarreo y un subsistema de visualización conectado mediante decodificadores 74LS48 y seis visualizadores de siete segmentos. La validación experimental en la plataforma Alhambra II confirma la plena corrección funcional y demuestra la coherencia entre el modelo lógico formal y el hardware sintetizado.
La principal contribución es un flujo de diseño completo y validado —desde la especificación de la FSM hasta la implementación en FPGA— aplicable como marco pedagógico y técnico escalable para sistemas digitales secuenciales embebidos basados en dispositivos lógicos programables de código abierto.
Palabras Claves:
Máquina de estados finitos, minimización mediante mapas de Karnaugh, hardware de código abierto, dispositivo lógico reconfigurable, arquitectura digital modular, contador BCD, IceStudio, sistemas secuenciales embebidos, síntesis de ecuaciones booleanas.
Smart citations:
References
Álvarez, L., & Astudillo, C. (2019). Diseño y desarrollo de entrenador de FPGA libre de bajo costo basado en FPGA Alhambra II. Revista Juventud y Ciencia Solidaria, (2).
Ashenden, P. J. (2007). Digital design (Verilog): An embedded systems approach using Verilog. Elsevier.
Bolaños, M. R., Boette, A. P., Videla, F. A., & Rebón, L. (2023). Desarrollo de un sistema para el conteo de múltiples señales en coincidencia basado en tecnología FPGA. Anales AFA, 34(1), 27–32. https://doi.org/10.31527/analesafa.2023.34.1.27
Bonet Sanz, M. (2018). Desarrollo de una arquitectura y un conjunto de reglas para diseño de FPGAs desde lenguaje C en entornos “Do It Yourself” [Trabajo Fin de Grado, Universidad Politécnica de Madrid].
Club Robótica Granada. (2019, March 10). Introducción a las FPGA’s libres. https://clubroboticagranada.github.io/taller-fpgas-libres/
Cortez, A., Franco, Z., & Borjas, J. (2023). Noise generator by free FPGA technology. Universidad, Ciencia y Tecnología, 27(121), 64–73. https://doi.org/10.47460/uct.v27i121.755
Daza Justo, J., & Rentero Jiménez, J. R. (2025). Sistemas empotrados sobre Alhambra-II [Trabajo de Fin de Grado, Universidad Complutense de Madrid].
Dillien, P. (2017, March 6). And the winner of best FPGA of 2016 is… EE Times.
FPGAwars. (n.d.). Alhambra II FPGA board [Hardware repository]. GitHub. Retrieved September 7, 2026, from https://github.com/FPGAwars/Alhambra-II-FPGA
Freire Rubio, M. Á. (2008). Diseño síncrono de circuitos digitales [Material docente]. Universidad Politécnica de Madrid.
Garza Garza, J. Á. (1998). Diseño lógico programable [Master’s thesis, Universidad Autónoma de Nuevo León].
González Gómez, J. (n.d.). FPGA wars. Retrieved September 7, 2026, from http://obijuan.github.io/intro-fpga.html
González Gómez, J., & de Miguel Paraíso, M. Á. (2025). Arquitectura de computadores: Laboratorio. Universidad Rey Juan Carlos.
Hirota, K., & Ozawa, K. (1989). The concept of fuzzy flip-flop. IEEE Transactions on Systems, Man, and Cybernetics, 19(5), 980–997. https://doi.org/10.1109/21.44013
Juárez León, F., Ramírez Agundis, A., & Díaz Carmona, J. (2014). PBL, un caso de estudio: Diseño de un reloj digital con base en un FPGA y un monitor VGA. Pistas Educativas, 35(108), 1757–1771.
Kilts, S. (2007). Advanced FPGA design: Architecture, implementation, and optimization. Wiley-IEEE Press. https://doi.org/10.1002/9780470127896
Lee, G., Joo, B., & Kong, B. S. (2023). CMOS clock-gated synchronous up/down counter with high-speed local clock generation and compact toggle flip-flop. IEEE Transactions on Circuits and Systems I: Regular Papers, 70(12), 5316–5327. https://doi.org/10.1109/TCSI.2023.3307611
Leong, P. H. W. (2008). Recent trends in FPGA architectures and applications. In 2008 4th IEEE International Symposium on Electronic Design, Test and Applications (DELTA 2008) (pp. 137–141). IEEE. https://doi.org/10.1109/DELTA.2008.14
López Monterroso, J. M. (2020). FPGA libre Alhambra II como herramienta de aprendizaje para la electrónica digital [Trabajo de graduación, Universidad de San Carlos de Guatemala].
Mano, M. M., & Kime, C. R. (2005). Fundamentos de diseño lógico y de computadoras (3.ª ed.). Pearson Educación.
Navarro-Torrero, P., Rojas-Muñoz, L. F., Martínez-Rodríguez, M. C., Barriga-Barros, Á., Jiménez-Fernández, C. J., Brox, M., & Brox, P. (2024). Digital design flow based on open tools for programmable logic devices. In 2024 XVI Congreso de Tecnología, Aprendizaje y Enseñanza de la Electrónica (TAEE) (pp. 1–5). IEEE. https://doi.org/10.1109/TAEE59541.2024.10604893
Ramón Peula, M. (2020). Desenvolupament d’un curs d’aprenentatge en línia d’introducció a l’electrònica digital mitjançant l’ús de FPGAs lliures [Treball Final de Grau, Universitat de Lleida].
Saiz-Vela, A., Fontova, P., Pallejà, T., Tresanchez, M., Garriga, J. A., & Roig, C. (2020). Plataforma de desarrollo de bajo coste para implementar circuitos digitales en FPGAs mediante hardware y software libre. In XIV Congreso de Tecnologías Aplicadas a la Enseñanza de la Electrónica: Actas TAEE 2020 (pp. 419–428). Instituto Superior de Engenharia do Porto.
Simpson, P. (2010). FPGA design: Best practices for team-based design. Springer. https://doi.org/10.1007/978-1-4419-6339-0
Taraate, V. (2022). Digital logic design using Verilog: Coding and RTL synthesis (2nd ed.). Springer. https://doi.org/10.1007/978-981-16-3199-3
Thakur, S., Ahmad, B., Pearce, H., Tan, B., Dolan-Gavitt, B., Karri, R., & Garg, S. (2024). VeriGen: A large language model for Verilog code generation. ACM Transactions on Design Automation of Electronic Systems, 29(3), 1–31. https://doi.org/10.1145/3643681
Torabi, M. (2011). A new architecture for T flip flop using quantum-dot cellular automata. In 2011 3rd Asia Symposium on Quality Electronic Design (ASQED) (pp. 296–300). IEEE. https://doi.org/10.1109/ASQED.2011.6111764
Wilson, P. (2015). Design recipes for FPGAs: Using Verilog and VHDL (2nd ed.). Newnes. https://doi.org/10.1016/C2010-0-65668-9
Wolf, W. (2004). FPGA-based system design. Prentice Hall PTR.
Yan, A., Liu, R., Huang, Z., Girard, P., & Wen, X. (2022). Designs of level-sensitive T flip-flops and polar encoders based on two XOR/XNOR gates. Electronics, 11(10), 1658. https://doi.org/10.3390/electronics11101658
Downloads
Published
How to Cite
Issue
Section
License
Copyright (c) 2026 International Journal of Combinatorial Optimization Problems and Informatics
This work is licensed under a Creative Commons Attribution-NonCommercial-NoDerivatives 4.0 International License.
